Datei:VC20FINAL-V3-3-01.zip
VC20FINAL-V3-3-01.zip (Dateigröße: 11 KB, MIME-Typ: application/zip)
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Beschreibung
This is a fix for the CPLD logic. Problems with NTSC devices and some PAL devices are solved.
It requires a hardware fix on the FE3 board: You must solder a patch wire from "V R/W" to Pin 20 or Pin 5. This improves the RAM write timing and solves cross bank writing.
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| aktuell | 22:17, 4. Jun. 2024 | (11 KB) | Tw (Diskussion | Beiträge) | This is a fix for the CPLD logic. Problems with NTSC devices and some PAL devices are solved. It requires a hardware fix on the FE3 board: You must solder a patch wire from "V R/W" to Pin 20 or Pin 5. This improves the RAM write timing and solves cros… |
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