MMU

OS9 Board

MMU - Memory Management Unit

Eine MMU verwaltet den Verfügbaren Arbeitsspeicher eines Computer System. Im Falle einer 8 Bit CPU, die einen sehr eingeschränkten Adressraum hat, wird durch den Einsatz einer MMU der Adressraum stark erweitert. Der Adressraum einer Motorola 6809 CPU ist auf 64K beschränkt, man spricht vom logischen Adressraum. Die MMU hingegen hat einen viel größeren Adressraum von mehreren MB, das bezeichnet man als physischen Adressraum.

Für die Motorola 6809 gibt es einen passenden Chip, die Motorola MMU 6829. Die 6829 sind jedoch heutzutage kaum noch erhältlich. Ziel dieses Projekt ist es, einen 6829 zu ersetzen mit heute noch gut erhältlichen Bauteilen.

Motorola MMU 6829

Die Idee hinter der MMU ist es, den logischen Adressraum der CPU in kleine Blöcke zu teilen. Jeder Block kann dann irgendwo im physischen Adressraum verschoben werden. Damit steht der gesamte physikalische Adressraum im Zugriff der CPU, natürlich nur Stückweise.

Je kleiner die Größe eines Blocks gewählt wird, desto flexibler kann die Sicht auf den physikalische Adressraum gestaltet werden. Allerdings vergrößert sich der Verwaltungsaufwand, je kleiner die Blockgröße gewählt wird. Im Falle der MMU 6829 ist die Blockgröße exakt 2K, damit hat man 32 Blöcke im logischen Adressraum der CPU.

Bei der MMU 6829 wird der logische Adressraum erweitert von 64K (16 Bit) auf 2MB (21 Bit). Umgesetzt wird das mit einem sehr schnellen SRAM. Dazu werden die obersten 5 Bit der logischen Adresse (LA11 bis LA15) als Adresse für ein 10 Bit SRAM verwendet (RA0 bis RA4). Die 10 Bit Daten im RAM bilden die obersten Bits der physischen Adresse (PA11 bis PA20).

MMU aus SRAM und CPLD

Das Ziel ist die Entwicklung einer eigenen MMU, die weitgehend kompatibel zur Motorola 6829 ist.

Die Umsetzung von logischer zu physikalischer Adresse erfolgt also über ein schnelles SRAM. Das SRAM sollte bei einer 3MHz CPU mindestens 12nS Zugriffszeit haben. Besser sind 10nS um auf der sicheren Seite zu sein.

Übliche SRAM mit 10nS Zugriff haben eine Datenbreite von 8 Bit. Also benötigen wir zwei dieser SRAM Bausteine. Die übrigen 6 Bit kann man sinnvoll nutzen, um den physikalischen Adressraum noch weiter zu vergrößern und andere Dinge (Memory Flags).

Der SRAM übernimmt im Betrieb die Umsetzung von logischer zu physikalischer Adresse. Aber der SRAM muss ja irgendwie einen sinnvollen Inhalt bekommen. Die CPU muss daher den vollen Zugriff auf dieses Mapping SRAM haben. Da kommt der CPLD ins Spiel, der übernimmt die Aufgabe, die Funktionen der MMU zu steuern.

Die MMU Hardware

Die MMU braucht folgende Bauteile zur Funktion:

• SRAM zur Umsetzung von logischer auf physikalische Adresse

• CPLD zur Verwaltung der MMU

Das SRAM

Die Umsetzung von logischer auf physikalischer Adresse benötigt in der MMU 6829 exakt 10 Bit. Übliche SRAM Bausteine haben eine Datenbreite von 8 Bit. Also benötigen wir zwei dieser SRAM Bausteine. Die übrigen 6 Bit kann man sinnvoll nutzen, um den physikalischen Adressraum noch weiter zu vergrößern und andere Dinge zu ermöglichen (Memory Flags).

Einen Arbeitsspeicher von 2MB ist ausreichend für einen 8 Bit Computer. Andererseits ist Speicher heutzutage sehr preisgünstig zu haben, und man muss den möglichen Adressraum ja nicht vollständig nutzen. Daher werden 3 der übrigen Daten Bits benutzt, um den Adressraum von 2MB auf maximal 16MB zu erweitern.

Die übrigen drei Bits sind Flags, die besondere Dinge beim Zugriff auf den Arbeitsspeicher steuern. Sie steuern die Rechte auf den Speicherblock: lesen, schreiben, ausführen. Manchmal ist es sinnvoll, den Zugriff auf das RAM zu beschränken auf nur lesenden Zugriff (Ram als ROM verwenden). Genauso kann man auch den lesenden Zugriff beschränken. Die Ausführung von Code sollte vom OS beschränkt werden auf eigene Segmente, die nicht beschrieben werden können.

	Motorola 6829	MMU-16
Blockgröße	2K	2K
Adressraum	2MB	16MB
Memory Flags	0	3
Anzahl Tasks	4	256

Unsere MMU hat nun 32 Blöcke zu 2K im logischen Adressraum der CPU. Jeder Block kann im gesamten physischen Adressraum von 16MB bewegt werden (in 2K Schritte). Jeder Block hat drei Bit für die Zugriffsrechte.

Der physische Adressraum ist unterteilt in 8192 Seiten (2K * 8192 --> 16MB). Jeder der 32 Blöcke hat also eine Seiten Nummer (Page#). Die Seiten Nummer plus 3 Zugriffsbit benötigen insgesamt 16 Bit (2 mal 8 Bit --> 2 SRAM Bausteine je 8 Bit).

Die SRAM Bausteine haben 8K, 16K oder 32K. Alle drei Arten verwenden dasselbe Pinout und haben dieselbe PIN Belegung. Verwendet werden immer nur 8KB, deshalb kann man die RAM Art frei wählen, auch gemischt.

Die CPU sieht zu jedem Zeitpunkt immer nur 64KB (logischer Adressraum), also 32 Blöcke. Jeder Block liegt auf einer bestimmten Seite im physischen Adressraum. Diese 'Sicht' auf den physischen Speicher nennt man MAP (Memory MAP). Jede MAP wird beschrieben durch 32 Worte zu 16 Bit. In jedem der beiden SRAM Bausteine belegt eine Memory MAP exakt 32 Byte. Aus Sicht der CPU sind das 64 Bytes.

Ein SRAM mit 8KB kann 256 Memory MAPs speichern (32 * 256). Die Auswahl der MAP erfolgt über die Task# Nummer. Die Task# Nummer geht von 0 bis 255. Die Task# Nummern 0 und 1 haben besondere Bedeutung: Task#0 ist der System Task mit besonderer Zugriffs Berechtigung. Der Task#1 ist reserviert für DMA Zugriffe. Task# 2 bis 255 sind Benutzer Tasks. Die aktive Task# Nummer entspricht den Adressleitungen RA5 bis RA12 der SRAM Bausteine.

Warum braucht man mehrere Memory MAPs? Das braucht man dann, wenn man mehrere Programme gleichzeitig ausführen möchte, oder wenn man OS (System Task) und das Benutzer Programm trennen möchte. Hätte die MMU nur eine MAP, so müsste man bei jedem Task Wechsel alle 64 Byte umschreiben. So genügt ein Schreib Zugriff, die Task# Nummer.

Ein gutes OS trennt die Memory MAP der Benutzer Programme gegeneinander und von der eigenen Memory MAP. Dadurch bleibt das System stabil, auch wenn ein Programm 'abstürzt'. Jedes Benutzerprogramm ist in seiner eigenen 64K Welt gefangen und kommt nicht heraus. Böswilliger Schadcode kann den Speicher nicht verwüsten, er kann nur in der eigenen Speicher MAP Änderungen vornehmen. Der Zugriff auf Ressourcen kann vom OS verwaltet werden oder einem bestimmten Task zugeordnet werden. Dadurch ist alles gesteuert und geordnet, es entsteht kein Chaos durch Zugriff gleichzeitig von mehreren Tasks.

Die Hardware

Memory MAP

Der physikalische Adressraum hat eine Größe von 2MB. Dem gegenüber steht eine CPU die nur 64K adressieren kann (logischer Adressraum). Diese Diskrepanz wird gelöst durch den Einsatz einer MMU von Motorola (MC6829).

Der Physikalische Adressraum hat eine Größe von 2MB und ist in 1024 Seiten (Pages) zu je 2K (Page $000 bis $3FF) unterteilt.

Die MMU splittet den logischen Adressraum (64K) auf in 32 Blöcke zu je 2K. Jeder dieser 2K großen Blöcke kann nun irgendwo im physikalischen Adressraum liegen (in 2K Schritten). Es erfolgt also eine Zuordnung von Block zu Page.

Es sind 32 Blöcke die einem der 1024 Pages zugeordnet werden. Dazu gibt es 32 Zeiger zu je 10 Bit (zwei Bytes), also insgesamt 64 Bytes, die eine ganze Speicherbelegung (Memory Map) beschreiben.

Die Memory MAP ermöglicht einen sehr flexiblen Zugriff auf den gesamten physikalischen Adressraum. Zudem kann das Block Mapping dynamisch verändert werden, sodass die CPU stets die gerade wichtigen Teile des physikalischen Adressraum im Zugriff hat.

• 

Speicher Schutz

Wenn nur ein Programm läuft, dann braucht man keinen besonderen Schutz des Speicherraum. Ganz anders ist es, wenn man mehrere Programme gleichzeitig laufen lässt (Multitasking). Es erhöht die Stabilität des System ungemein, wenn jedes Programm nur 'seinen eigenen Speicher' im Zugriff hat.

Das gilt insbesondere auch für den Speicher des Betriebssystem selbst. Wenn Benutzerprogramm in den Speicherbereich des NitrOS9 schreiben können, dann kann es zu Problemen und Abstürze kommen.

All Ressourcen im System (Bildschirm, IO, Massenspeicher, Kommunikation ...) können bei einer Motorola CPU nur als quasi 'Speicher' zugegriffen werden. Daher ist eine Speicherschutz auch glz. ein Schutz aller Ressourcen im System. Zum Beispiel der Bildschirm RAM, wenn da zwei Programme glz. hinein schreiben, dann wird es wahrscheinlich chaotisch aussehen am Bildschirm den Benutzer.

Nun kann die CPU ja nur ihren logischen Adressraum zugreifen. Daraus folgt, die CPU kann im physikalischen Adressraum nur zugeordnete Pages verändern. Letztlich muss also nur der Zugriff auf die MMU selbst beschränkt werden, um einen Speicherschutz zu erreichen.

Bei der MMU 6829 ist der Zugriff auf die MMU nur im Task #0 möglich. Task #0 ist also der System Task, der die alleinige Kontrolle über das Page Mapping hat. Der Speicherschutz ist folglich alleinige Aufgabe des OS. Das NitrOS9 kann sensible Speicherbereiche einem Programm zuordnen oder eben nicht.

Maximale Speicher Nutzung

Unter NitrOS9 Level 1 hatte man nie den vollen logischen Adressraum zur Verfügung. In jedem Fall musste stets ein ROM im obersten Ende des Speicher sein, weil da die Vektoren für Interrupts und SWI stehen und auch der Code dafür musste stets im Zugriff stehen.

Dank MMU und NitrOS9 Level 2 kann nun jeder Task die gesamten 64K voll RAM haben. Es wird kein einziges Byte verschwendet für ROM oder IO.

Möglich wird das durch eine besondere Fähigkeit der MMU, die selbstständig beim Aufruf einen OS9 Service (SWI) oder eines Interrupts automatisch in den System Task #0 schalten kann. Dazu stellt die CPU eigene Signale zur Verfügung, die ermöglichen der MMU die Erkennung, was die CPU gerade so macht. Im Falle eines Interrupt werden die Register auf den User Stack geschrieben, dann schaltet die MMU automatisch auf den Task #0, wodurch das System ROM sichtbar wird. Die CPU lädt den Interrupt Vektor aus dem System ROM und führt den Code aus.

Jeder Benutzer Task kann zusätzlichen RAM anfordern vom OS. Über einen Banking Bereich kann man so auch mehr als 64K Speicher zur Verfügung haben. Man kann RAM teilen mit mit anderen Tasks (gemeinsame RAM Bereiche). Es braucht keinen Platz für IO und keinen ROM Bereich in der Memory MAP eines Benutzer Task, es ist aber optional trotzdem noch möglich.

Der Benutzer Speicher ist geschützt vor Zugriffe eines anderen Benutzer Task. Alles Speicherbereiche des OS und die IO Bereiche sind geschützt vor den Benutzer Tasks.

Spezielle Funktionen der MMU

Durch spezielle Steuersignale von der CPU erkennt die MMU automatisch einen Reset, einen Interrupt (IRQ) oder einen SWI Befehl. Der Task Wechsel ist ein sensibler und komplexer Vorgang. Durch die Änderung der Speicher MAP ändert sich ja unter Umständen gänzlich alles, auch der Stack und User Stack liegt plötzlich an einer ganz anderen physikalischen Adresse. Die MMU zählt CPU Takte, damit die Umschaltung der Speicher MAP immer an dem exakt definierten Zeitpunkt statt findet.

Der Wechsel zum System Task #0 erfolgt voll automatisch. Die CPU sichert die Register noch in der User MAP und fetched die Vektoren bereits in der System MAP. Dann wird der Code des OS bzw. einer Modul (Hardware Treiber) ausgeführt. Die Rückkehr zum User Task erfolgt in der Regel durch ein RTI. Da muss der RTI Befehl noch aus der System MAP gelesen werden, die Rücksicherung der Register muss aber bereits vom Stack des Benutzer Task erfolgen. Der Zeitpunkt des Task Wechsel in der MMU ist sehr sensibel. Zum Glück übernimmt das NitrOS9 diese Aufgabe.

Der Schutz des OS vor Benutzer Code und der Schutz des Benutzer Code vor anderem Benutzer Code erfolgt nur durch das Paging. Der Schlüssel dazu ist die Konfiguration der MMU. Deshalb kann die MMU Konfiguration nur verändert werden durch "privilegierten Code". Die MMU Register sowie der Paging RAM können nur verändert werden, wenn der Task #0 aktiv ist. Mit anderen Worten, für DMA und Benutzerprogramme ist die MMU unsichtbar.

Nach einem Reset ist die MMU in einem speziellen Modus. Die Adressleitungen PA11 bis PA20 sind high, daher muss das Start ROM im oberen Ende des physikalischen Adressraum liegen. Da liegen auch die MMU Register und der MMU RAM. Bei der NitrOS9 Platine liegt die MMU an der Adresse 1FFF00 bis 1FFF7F (128 Bytes). Es ist egal ob die MMU Register sichtbar sind oder nicht, in diesem Adressbereich ist das ROM immer ausgeblendet.

Selbst wenn es einem Benutzer Programm gelingt, die Page 1023 einzublenden und so Zugriff auf den Adressen Bereich 1FFF00 bis 1FFF7F zu erlangen, kann das Programm die MMU nicht zugreifen (MMU ist unsichtbar).

Die MMU Hardware ist wasserdicht, der Speicher ist perfekt geschützt. Nur wenn das OS einen Zugriff erlaubt, hat das Benutzerprogramm einen Zugriff. Die Schwachstelle ist also immer das OS, eine Schadsoftware könnte aber theoretisch Fehler im Systemcode nutzen. Im Normalfall läuft der Benutzer Code in einer sichern Blase, quasi eine virtuelle Umgebung. Es läuft in seiner virtuellen Speicher Welt, die das OS eingestellt hat, und kommt nicht heraus.

Das Konzept mit der MMU geht schon in die Richtung, die beim PC erst seit dem Intel 386 funktionieren. Der Intel Prozessor ist natürlich 16/32 Bit breit, und hat das ganze Paging voll integriert in der CPU. Aber im Grunde gab es das schon Jahre vorher.

Das Betriebssystem

Zum Einsatz kommt NitrOS9 Level II. Die Basis dafür ist der Quellcode des NitrOS9 für den Tandy CoCo-III. Das NitrOS9 wird angepasst auf die im vorigen Kapitel beschriebene Hardware Plattform (NitrOS9 SBC).

Start Sequenz

Nach einem Reset fetched die CPU den RESET Vektor von der logischen Adresse $FFFE und führt den Code aus. Die MMU ist nach einem RESET in einem speziellen Modus. Die Adressleitungen PA11 bis PA20 sind high, daher wird der Reset Vektor gelesen von der physischen Adresse $1FFFFE. Es läuft privilegierter Code, die MMU Konfig Register sind in der Page 1023 sichtbar.

Das erste was die CPU nun zu tun hat, ist die Konfiguration der MMU. Sonst hat man keinen Zugriff außerhalb der Page 1023. Die MMU bekommt nun die Konfiguration unter der NitrOS9 laufen kann. Dann wird der Kern Code gestartet. Je nach Art des NitrOS9 ist entweder das gesamte OS im ROM (20K) oder nur der Kern (4K).

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• 09.06.2022 --